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千兆以太网高速分接集成电路设计
6100A宽带示波器得到的测试结果表明，在输入摆幅为500mV、输出负载50条件下，输出125Mbit／s数据峰峰值为828mV，抖动有效值为l0ps，眼图占空比为41．5％，输出信号上升沿为9ps,[link widoczny dla zalogowanych]，当输入电压为3．3V时功耗仅为161mw,[link widoczny dla zalogowanych]。测试结果中125Mbit／s的“1”信号存在抖动，分析其原因可能为电源电压不“纯”，或在信号输出时耦合了高频信号抖动，将在以后设计中对版图和输出缓冲进一步优化。5结束语本文所介绍的1000BASE．X分接芯片结构通过0．25IxmCMOS工艺验证，实现1路1．25Gbit／s数据和l0路125Mbit／s并行数据间的串／并转换。具有功耗小、集成容易、便于大规模生产的优点，为将来设计更高速率的电路(如万兆以太网分接芯片)奠定了基础。参考文献f1]王志功。光纤通信集成电路设计。北京：高等教育出版社．2003f2]赵文虎，王志功，吴微，等．千兆以太网同步检测集成电路设计。东南大学学报(自然科学版)．2002，32(2)，161～165l3]FukaishiM,[link widoczny dla zalogowanych]，NakamuraK，HeiuchiH，eta1．A2O―GbpsCMOSmuhichanneltransmitterandreceiverchipsetforultra··high·-resolutiondigitaldisplays．IEEEJournalofSolid―StateCir―cuits，2000，35(11)：1611～1618l4]FukaishiM，NakamuraK，SatoM，eta1．A4．25GbpsCMOSfiberchanneltransceiverwithasynchronoustree··typedemuhi·-plexerandfrequencyconversionarchitecture．IEEEJournalofSolid―StateCircuits，1998,[link widoczny dla zalogowanych]，33(12)：2139～2147DesignofHighSpeedDEMUXICinGigabitEthernetShenZhen，ZhuEn，ZhaoWenhu，WangZhigong(SoutheastUniversity，Nanjing，210096，China)【Abstract】BasedontheresearchingofgigabitEthernetdemuhiplexerstructure，ThereceiverchipsusedforGigabitEthernetaredesigned．ThegigabitEthemetreceiverchipsproducedby0．25IxmCMOSprocesshavethefunctionof1：10demuhiplexingandcanoperateat1．25Gbit／S，anditscoreareais470Ixm×320Ixm．Undertheconditionof500mVinputswingand50outputload．thepeak-to-peakvoltageof125Mbit／soutputsignalis828mV,[link widoczny dla zalogowanych]，andtherisingtimeis9ps，RMSjitteris10ps．Thepowerconsump-tionisonly161mWwith3．3Vsupplyvoltage．Keywords：gigabitEthernet，DEMUXchip，CMOSprocess·l0·
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